时钟发生器广泛应用于基站、手机、光设备等5G通信领域。由于技术难度高、开发周期长等原因，目前各种时钟发生器芯片由美国公司提供，随着中美关系的持续恶化，我国的时钟发生器芯片存在供应风险，该领域急需实现国产化替代。5G整用时钟发生器是一种高性能时钟发生器，该时钟发生器除了要求具有良好的抖动性能、稳定性及隔离度外，未来还需要满足PCle的协议规范。

    一、主要研究内容:
浙江赛思电子科技有限公司采用自主创新的全数字锁相环方案,实现了对国外专
利的规避,开发出满足更高性能和功耗要求的5G整机用时钟发生器。
本项目成果之一的KL5100A1是基于赛思自主知识产权的全数字锁相环
( ADPLL )技术开发出的一款具有低抖动输出、高 PSRR 性能的国内首款5G整机用高
性能时钟发生器。其功能和管脚兼容 IDT 的843N571I。
二、创新点:
①采用自主创新的全数字锁相环的方案,在实现时钟产生方面有更大的灵活性,通过参数修改和调整配置产生系统需要的时钟 通过算法数字化,提高锁相环的可靠
性和一致性。
②自主创新的小数分频算法方案,保证产生需要的任意频率,同时输出时钟 spur 能够得到更好的抑制,提高时钟抖动性能。
③由于 TDC 的反相器链长限制和量化精度的原因,传统的 ADPLL 对小数分频引入的 spur 抑制很困难,因此赛思在反馈回路中增加了 DTC 结构,利用 DTC 极小的量化
精度和高线性度来抑制小数值产生的 spur 。